未来新星：DDRⅡ内存技术综述

8、Posted CAS功能

Posted CAS原理图示（点击放大）

　　Posted  CAS是为了解决DDR内存中指令冲突问题，提高DDR II内存的利用效率而设计的功能。在Posted CAS操作中，它允许CAS信号紧随RAS发送（相对于以往的DDR等于将CAS前置），CAS信号（读写/命令）能够被插到RAS信号后面的一个时钟周期，CAS命令可以在附加延迟（Additive Latency）后面保持有效。但读/写操作并没有因此而提前，仍有要保证有足够的延迟/潜伏期，为此在DDR-Ⅱ中引入“Additive Latency”概念（简称AL，主要用来代替原来的“RAS到CAS和延迟”，意为附加潜伏期。），而CL也不再采用原来的x.5的设计，而采用整数设计（CL最低值为3，最高为5）。与CL一样，AL单位为时钟周期数，AL可以在0，1，2，3，4中进行设置，当AL设为0时，前置CAS无效，内存在传统DDR模式下运行。Posted CAS优点到于可以很容易解决ACT和CAS信号之间产生碰撞的冲突，从而提高了命令、数据总线的效率及实际的内存带宽。

　　不过Posted CAS也存在一个问题，就是在背靠背式读取数据时，由于要经过AL加CL的潜伏期，所以会增加读取的延迟反而增加了。因此Posted CAS功能的优势只有在那些读写命令非常频繁的运作环境下才能体现，对于一般的应用来说，开启Posted CAS功能反而会降低系统的整体性能。

附：DDR与DDR II对比表

	DDR SDAMR	DDR II SDRAM
时钟频率	100/133/166/200MHz	200/266/333MHz
数据传输率	200/266/333/400MBPS	400/533/667MBPS
工作电压	2.5V	1.8V
针脚数	184Pin	200Pin、220Pin、240Pin(240Pin为主流标准)
封装技术	TSOP-II/CSP	CSP（FBGA）封装
最大功率	418毫瓦	318毫瓦
预取设计	2Bit	4Bit
突发长度	2/4/8	4/8
L-BANK数量	最多4个	最多8个
CL值	1.5、2.5、3.5、3	3、4、5
AL值	无	0、1、2、3、4
接口标准	SSTL_2	SSTL_18
系统最高P-BANK数量	8	4
新增特性		COD、ODT、POSTED CAS